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TSMC commence le développement sur un nœud de processus de 2 nm, mais quelles technologies utilisera-t-il ? – ExtrêmeTech

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TSMC a tiré sur tous les propulseurs au cours des dernières années, et la société semble confiante que cela se poursuivra au cours des prochaines années. Avec une production large de 7 nm et une fabrication à haut volume de 5 nm sur la bonne voie, TSMC regarde même au-delà du nœud 3 nm et déclare que les premières recherches sur 2 nm ont maintenant commencé.

Nous ne savons pas quelles technologies spécifiques TSMC déploiera à 2 nm et la société a à peine reconnu le début de ses recherches, il est donc sûr de dire même ce n’est pas encore sûr, mais nous pouvons examiner certaines des attentes générales. La feuille de route internationale pour les dispositifs et les systèmes publie des mises à jour périodiques sur l’avenir de la technologie du silicium, y compris un chapitre de 2018 intitulé « Plus de Moore,» (cela fait référence à la mise à l’échelle continue de la loi de Moore). Ils y ont cartographié à grands traits les développements technologiques attendus pour les futurs nœuds :

IDRS-Mise à l'échelle-1

Graphique de la feuille de route internationale pour les appareils et les systèmes. « Plus de Moore »

L’IDRS s’attend à ce que les FET et les FinFET GAA (Gate-all-around) se partagent le marché à 3 nm, avec GAAFET remplaçant les FinFET à 2nm. L’acronyme « LGAAFETS » fait référence aux FETS à porte latérale ou GAAFET dans un processeur 2D traditionnel. Les FET à grille verticale tout autour seraient utilisés dans des structures de transistors 3D encore à développer.

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Étonnamment, les projets IDRS verront encore la lithographie 193 nm déployée jusqu’en 2034. Je m’attendais à VUE avoir conquis le marché à ce stade pour tous les nœuds de pointe, mais je n’ai pas encore trouvé d’explication sur ce point dans le rapport.

L’IDRS prédit le déploiement d’EUV dits à « NA élevé ». NA est un nombre sans dimension qui caractérise la plage d’angles sur laquelle un système peut accepter ou émettre de la lumière. EUV, de par sa nature même, aime à peu près tout faire à l’exception être émis, donc le développement de systèmes optiques qui prennent en charge un dosage EUV efficace sur une plus grande plage d’angles a été une priorité élevée. L’alternative à l’EUV à haute NA est de passer immédiatement à l’EUV à motifs multiples.

*gémissement collectif du public*

Tout ce que les gens n’aiment pas dans le multi-pattern en 193 nm, ils vraiment n’aime pas le multi-modèle avec EUV. L’IDRS prévoit que nous verrons d’abord des systèmes à haute NA déployés à 2 nm.

La technologie d’empilement 3D ne devrait pas changer beaucoup – la puce à plaquette et la plaquette à plaquette seront déployées sur ce nœud ainsi que sur 3 nm. Le prochain changement majeur de nœud, en 2028, introduira une suite de nouvelles technologies.

Il n’est pas clair à quel type de mise à l’échelle des performances les passionnés devraient s’attendre. Selon TSMC, le nœud de 5 nm représente un énorme bond en avant pour la densité (amélioration de 80 %) mais seulement un petit gain pour la consommation d’énergie (1,2 x performances iso) et les performances (1,15 x puissance iso). Ce sont de très petits gains pour un changement de nœud majeur, et ils impliquent que nous ne devrions pas nous attendre à beaucoup de gains de performances strictement du nœud. Que ce soit la nouvelle norme ou une pause temporaire n’est toujours pas clair.

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Notez que l’estimation IDRS de 2025 pour 2,1 nm est basée sur les prévisions qu’ils ont faites en 2018. L’IDRS ne prétend pas connaître les dates exactes auxquelles Intel, TSMC ou Samsung introduiront un nœud. Avec un lancement de 5 nm en 2020, nous pourrions nous attendre à 3 nm d’ici 2022 et à 2 nm d’ici 2024-2025, donc l’estimation semble raisonnable.

Une tendance que nous prévoyons de poursuivre dans le futur est la façon dont Intel et AMD conçoivent de nouvelles capacités pour continuer à améliorer les performances maintenant que la vitesse d’horloge n’est plus sur la table comme elle l’était auparavant. Les puces, HBM, EMIB, Foveros et les technologies similaires génèrent toutes des performances plus élevées sans s’appuyer sur des pilotes historiques tels que des transistors plus petits, une tension d’alimentation plus faible et des horloges plus élevées. De nombreux efforts sont déployés pour optimiser l’ingénierie des matériaux et le placement des circuits afin d’améliorer les performances ou de réduire la consommation d’énergie, précisément parce que les nouveaux nœuds ne fournissent plus ces améliorations sans beaucoup de travail supplémentaire.

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