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Foveros, EMIB, ODI : la journée de l’architecture d’Intel était consacrée aux interconnexions

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L’un des domaines sur lesquels Intel s’est concentré lors de son événement Architecture Day 2020 était son travail en cours pour améliorer la technologie d’interconnexion dans les configurations de puces 2.5D et 3D empilées. Nous avons parlé de ces technologies dans le passé – elles vont de EMIB (utilisé pour Kaby Lake-G) et Foveros (Lakefield) à des concepts à venir comme l’interconnexion omnidirectionnelle (ODI) d’Intel, qui mélange les deux méthodes précédentes.

En même temps qu’Intel parlait de sa technologie d’interconnexion, cependant, la société se débattait sur le CPU de face. Intel a discuté pour la première fois de Foveros fin 2018, et au cours des 18 mois qui ont suivi, il a dû faire face à un retard majeur de 10 nm et aux récentes nouvelles concernant ses gammes de produits 7 nm. Compte tenu des difficultés rencontrées par l’entreprise, vous seriez pardonné de penser que son intérêt soudain pour l’interconnexion et l’empaquetage reflète un besoin de trouver un sujet de conversation positif.

Feuille de route globale d’emballage d’Intel.

Dans ce cas, l’accent mis par Intel sur la façon dont nous connectons les puces ensemble n’est pas une tentative d’éviter de parler de ses problèmes de fabrication. La seule chose qui fait des puces une stratégie avantageuse par rapport aux méthodes d’intégration de puces existantes est que les fabricants déploient de nouvelles technologies pour minimiser l’impact sur la puissance et la latence du déplacement de divers composants plus éloignés.

Les concepteurs de puces peuvent continuer à améliorer la densité des transistors face à une mise à l’échelle des nœuds de processus plus faible en empilant davantage de puces les unes sur les autres. La NAND 3D est sur le marché depuis plusieurs années, mais il a fallu plus de temps pour développer une méthode d’empilement de puces logiques les unes sur les autres qui n’a pas abouti à un tas métaphorique de fils fondus et de silicium brûlé dès que vous avez exécuté un grave charge de travail à travers elle. Le coût, les problèmes de routage TSV et l’intégration de la fabrication ont tous constitué de sérieux défis à l’adoption de technologies d’emballage haut de gamme.

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Pour un exemple différent de cette tendance au travail, considérez HBM. AMD a utilisé la mémoire à bande passante élevée pour sa famille de GPU Fury il y a un peu plus de cinq ans. Si HBM avait suivi la tendance à l’adoption des technologies de mémoire précédentes, il serait désormais omniprésent dans les gammes de produits AMD et Nvidia. Au lieu de cela, HBM a reçu une amélioration de suivi sous la forme de HBM2 sans jamais vraiment se généraliser et ni AMD ni Nvidia ne devraient utiliser HBM2 dans leurs prochaines actualisations. HBM2 offre toujours un avantage en termes de puissance et de performances par rapport à GDDR6, mais il est suffisamment coûteux et difficile à réaliser pour que les deux entreprises le réservent à leurs GPU professionnels et d’entreprise.

Quant à savoir pourquoi les entreprises sont passées de la concentration sur les transistors à l’emballage, c’est par nécessité. À mesure que les améliorations offertes par chaque nouveau nœud de processus diminuent, les entreprises cherchent à optimiser d’autres aspects de leurs conceptions. L’empilement de puces 3D pourrait permettre à un concepteur de CPU de minimiser la latence interne en positionnant des blocs fonctionnels les uns sur les autres, plutôt que de simplement les mettre côte à côte. La poursuite de méthodes d’interconnexion et d’agrégation plus rentables est la manière dont nous réduirons le coût de montage de la mémoire plus près du processeur et améliorerons les caractéristiques de performances globales. Le travail dont Intel parle sur le front de l’interconnexion est essentiel à l’amélioration des performances à long terme et à une meilleure efficacité énergétique.

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