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Apple et TSMC sont sur la bonne voie pour passer du 3 nm à la production à risque d’ici la fin de 2021

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Un nouveau rapport indique que le nœud de processus 3 nm de TSMC est toujours sur la bonne voie, avec des plans pour passer à la production à risque en 2021. Apple aurait déjà verrouillé la plupart des premières capacités 3 nm de TSMC.

Plusieurs sites répètent l’idée que cela représente une accélération de la précédente feuille de route de TSMC. Ce n’est pas vrai. Les données que la société a présentées à l’ISSCC en février 2021 s’alignent sur les informations présentées à HotChips en 2020, à savoir : 3 nm est sur la bonne voie pour la production à risque en 2021, avec une fabrication en volume à suivre en 2022. La « production à risque » correspond au moment où une fonderie commence à construire matériel sur un nouveau nœud, mais est toujours en train de résoudre les problèmes. De faibles rendements sont attendus. La production en volume correspond au moment où la puce est prête à être expédiée aux clients en masse. Il y a généralement un décalage de 6 à 12 mois entre le risque et la production en volume en fonction des spécificités du nœud et des délais globaux de fonderie.

Tout d’abord, voici la diapositive que TSMC a montrée en août :

Maintenant, voici une diapositive mise à jour de l’ISSCC 2021 avec des informations sur le type d’améliorations à attendre du rétrécissement des nœuds 5 nm -> 3 nm.

De 7 nm à 5 nm, les améliorations estimées des performances et de la mise à l’échelle de la puissance ont chuté, tandis que les améliorations de la densité des puces sont restées stables. Cela devrait également être le cas pour 5 nm, sauf que les gains de performances diminueront. Les améliorations de la consommation d’énergie, au moins, augmenteront un peu. Des gains de densité massifs sans amélioration équivalente de la consommation d’énergie ne sont pas si importants, mais ils représentent la mise à l’échelle continue de la loi de Moore.

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TSMC estime que l’optimisation des produits et l’avancée dans l’ère « More Than Moore » nécessitent l’exploitation simultanée de technologies d’emballage 3D avancées, l’utilisation intensive de stratégies de co-optimisation qui prennent en compte tous les aspects du SoC, y compris ses charges de travail logicielles attendues dans le processus de développement. , et les améliorations de la technologie lithographique traditionnelle qui étaient historiquement responsables du déplacement de l’aiguille avec une aide minimale de la part de quelqu’un d’autre.

Alors que TSMC et d’autres fabricants maintiennent encore de nombreuses discussions axées sur la lithographie, l’emballage et l’interconnexion 3D sont deux domaines dont nous entendons de plus en plus parler lorsque des améliorations de puissance et des gains de performances sont mentionnés. Attendez-vous à voir ces domaines jouer également un rôle dans les futures améliorations de TSMC.

La production à risque de TSMC viserait 30 000 wafers par mois, tandis que la production en volume serait de 105 000 par mois. L’augmentation de capacité de l’un à l’autre n’est que d’environ 3,5x, mais les tranches de production à risque ont également des rendements bien inférieurs. La différence totale dans la disponibilité du matériel n’est pas seulement en termes de démarrages de tranches, mais aussi du nombre de ces tranches qui produisent une bonne puce.

Nous avions entendu des rumeurs de problèmes de 3 nm en 2020, mais il semble que la société soit convaincue qu’elle les a résolus, s’ils étaient vrais au départ. Si TSMC entre en production à risque avec 3 nm à la fin de 2021, nous nous attendons à ce qu’il expédie le nœud pour des revenus en septembre ou octobre de l’année prochaine, lorsque Apple lancera les prochains iPhones.

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Crédit d’image : Peellden, Wikimédia CommonsCC BY-SA 3.0

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