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AMD dépose un brevet pour sa propre implémentation de puces GPU

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AMD a déposé un brevet sur une approche basée sur les puces pour la conception de GPU. L’un des principaux objectifs de cette approche est de créer des configurations de GPU plus grandes que celles possibles avec une seule matrice monolithique.

AMD est la troisième entreprise à partager quelques informations sur la façon dont elle pourrait aborder ce problème, bien que cela étende probablement un peu la définition du « partage ». Vous pouvez trouver le brevet ici — nous verrons brièvement ce qu’Intel et Nvidia ont proposé avant de parler du dépôt de brevet d’AMD.

Intel a précédemment déclaré que son GPU de centre de données de Ponte Vecchio utiliserait une nouvelle architecture de mémoire (Xe-MF), avec EMIB et Foveros. EMIB est une technique permettant de connecter différentes puces sur le même boîtier, tandis que Foveros utilise de grands vias traversants en silicium pour connecter des blocs matériels hors puce avec une connectivité efficace sur puce. Cette approche s’appuie spécifiquement sur la technologie de conditionnement et d’interconnexion qu’Intel a conçue pour son propre usage.

Nvidia a proposé ce qu’il a appelé un GPU de module multi-puces, ou MC-GPU, qui résolvait les problèmes intrinsèques à la répartition des charges de travail sur plusieurs GPU en utilisant NUMA, avec des fonctionnalités supplémentaires destinées à réduire l’utilisation de la bande passante sur le package comme un cache L1.5, bien que il a reconnu les pénalités de latence inévitables lors du saut entre les différents GPU interconnectés.

La méthode d’AMD envisage un chiplet GPU organisé quelque peu différemment de ce que nous avons vu des processeurs 7 nm qu’il a lancés à ce jour. L’organisation d’un GPU dans une conception de chiplet efficace peut être difficile en raison des restrictions sur la bande passante inter-chiplet. C’est moins un problème avec les processeurs, où les cœurs ne communiquent pas nécessairement beaucoup, et il n’y en a pas autant. Un GPU a des milliers de cœurs, alors que même les plus grands processeurs x86 n’en ont que 64.

L’un des problèmes mis en évidence par Nvidia dans son article de 2017 était la nécessité de réduire la pression sur la bande passante limitée disponible pour la communication MC-GPU à MC-GPU. L’architecture de cache L1.5 proposée par la société vise à atténuer ce problème.

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L’implémentation décrite par AMD ci-dessus est différente de ce que Nvidia envisage. AMD relie les processeurs de groupe de travail (cœurs de shader) et GFX (unités à fonction fixe) directement au cache L1. Le cache L1 est lui-même connecté à un Graphics Data Fabric (GDF), qui relie également le L1 et le L2. Le cache L2 est cohérent dans n’importe quel chiplet, et tout bloc WGP ou GFX peut lire des données de n’importe quelle partie du L2.

Afin de câbler plusieurs chiplets GPU dans un processeur GPU cohésif, AMD connecte d’abord les banques de cache L2 à la liaison croisée passive HPX ci-dessus, à l’aide d’une structure de données évolutive (SDF). Cette liaison croisée est ce qui gère le travail de communication inter-chiplet. Le SDF sur chaque chiplet est câblé ensemble via la liaison croisée passive HPX – c’est la seule et longue flèche reliant deux chiplets ci-dessus. Cette liaison croisée s’attache également aux banques de cache L3 sur chaque chiplet. Dans cette implémentation, les voies GDDR sont câblées au cache L3.

Le brevet d’AMD suppose qu’un seul chiplet GPU se connecte au CPU, l’interconnexion passive reliant le reste via un grand cache L3 partagé. Le MC-GPU de Nvidia n’utilise pas un L3 de cette manière.

Théoriquement, tout cela est très intéressant, et nous avons déjà vu AMD expédier un GPU avec un gros L3 honkin dessus, grâce au cache Infinity de RDNA2. La question de savoir si AMD expédiera réellement une pièce à l’aide de puces GPU est une question très différente de celle de savoir s’il veut des brevets sur diverses idées qu’il pourrait vouloir utiliser.

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Le découplage du CPU et du GPU inverse essentiellement le travail qui a été nécessaire pour les combiner en premier lieu. L’un des défis fondamentaux que l’approche des puces GPU doit surmonter est les latences intrinsèquement plus élevées créées en éloignant ces composants les uns des autres.

Les GPU multi-puces sont un sujet dont AMD et Nvidia discutent depuis des années. Ce brevet ne confirme pas que des produits arriveront sur le marché à court terme, ni même qu’AMD approchera un jour cette technologie.

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