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7nm, 5nm, 3nm : Les nouveaux matériaux et transistors qui nous amèneront aux limites de la loi de Moore – High-teK.ca

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Au Semicon West 2013, la Mecque annuelle des fabricants de puces et de leurs fabricants d’équipements, Applied Materials a détaillé la route au-delà de 14 nm, jusqu’à 3 nm et peut-être au-delà.

L’exposé, prononcé par Adam Brand d’Applied Materials, s’est principalement concentré sur les défis matériels et architecturaux de la production de masse de transistors à 14 nm et au-delà. À ce stade, 14 nm semble être le nœud final où le silicium – même sous la forme d’une ailette (comme dans les FinFET) – sera suffisamment épais pour empêcher l’effet tunnel quantique et les fuites de grille.

Longueur de grille du transistor, dans le temps

Longueur de grille du transistor (Lg), dans le temps. Le plateau se situait entre 45 nm et 28 nm, jusqu’à ce que le FinFET 22 nm (transistor à canal fin) d’Intel entre en jeu.

Au-delà de 14 nm, alors que nous passons à 10 et 7 nm, un nouveau matériau d’ailette sera nécessaire – probablement du silicium-germanium (SiGe), ou peut-être simplement du germanium pur. SiGe et Ge ont une mobilité électronique plus élevée que Si, permettant des tensions plus basses et réduisant ainsi la consommation d’énergie, l’effet tunnel et les fuites. SiGe est également utilisé dans la fabrication commerciale de CMOS depuis la fin des années 80, donc passer du silicium ne sera pas trop douloureux. (La principale raison pour laquelle nous utilisons le silicium depuis si longtemps est que toute l’industrie est basée sur le silicium. Le temps, l’argent et la R&D qui seraient nécessaires pour déployer de nouvelles machines pour manipuler de nouveaux matériaux que nous connaissons relativement peu environ serait astronomique.)

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Différentes méthodes de construction d'un transistor, du FinFET au Gate All Around (GAA), en passant par les FET à effet tunnel

Selon Brand, SiGe nous amènera à 7 nm – mais après cela, nous envisageons probablement une nouvelle structure de transistor. Tout comme FinFET a créé une plus grande surface, atténuant les effets de l’effet tunnel quantique, les FET Gate All Around (GAA) et les FET à effet tunnel vertical (TFET) permettraient à nouveau des portes plus courtes et des tensions plus basses. Comme vous pouvez le voir dans le schéma ci-dessous, un FET GAA se compose essentiellement d’une source et de drains à nanofils, entourés d’une grille. Un TFET vertical est similaire en ce sens qu’il utilise des nanofils, mais le mode de fonctionnement réel est très différent des FET conventionnels. Encore une fois, cependant, les TFET permettent une tension de fonctionnement inférieure. Une autre option est un FinFET quelque peu conventionnel, mais avec l’ailette construite à partir de semi-conducteurs III-V tels que l’arséniure de gallium (GaAs), qui ont à nouveau une mobilité électronique plus élevée que le silicium.

Le chemin au-delà de 14 nm est dangereux et n’est en aucun cas une chose sûre, mais avec les feuilles de route d’Intel et d’Applied Materials laissant entendre que 5 nm fait l’objet de recherches, nous gardons espoir. Cependant, la meilleure question à poser est peut-être de savoir s’il vaut la peine de s’adapter à des géométries aussi minuscules. À chaque étape, le processus devient de plus en plus complexe, et donc plus coûteux et plus susceptible d’être en proie à de faibles rendements. Il peut y avoir de meilleurs gains à tirer d’un déplacement latéral, vers des matériaux et des architectures qui peuvent fonctionnent à des fréquences plus rapides et avec plus de parallélismeplutôt que de forcer brutalement la poursuite de la loi de Moore.

Pour le jeu complet de diapositives, visitez le site Web de Semicon West 2013 [PDF]. À moins que vous ne soyez un chimiste des procédés titulaire d’un doctorat travaillant chez Intel ou TSMC, le contenu peut vous dépasser.

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